Verilog Là Gì

1,Giới thiệu-- Verilog là ngữ điệu mô tả hartware (Hardware description Language)được sử dụng trong việc kiến thiết các các khối hệ thống số, các mạch tích hợp: như bộ nhớ lưu trữ RAM, bộ vi cách xử lý hoặc đơn giản là D-FlipFlop...Thiết kế số FPGA bằng ngôn ngữ verilog tương tự như bạn viết chương trình đến vi tinh chỉnh và điều khiển bằng ngôn ngữ ChoặcAssembly. Học Verilog không khó nếu khách hàng đẫ có nền tản về một ngôn từ nào đó, nó cũng giống giống như C nên sẽ không còn khó khăn khi bắt đầu học Verilog. Kế bên Verilog còn có một ngôn ngữ mô tả hartware khá phổ cập khác là VHDL ( thông dụng sinh hoạt châu Âu mình sẽ trình làng trong một bài bác hướng dẫn khác về VHDL). Verilog cùng VHDL là 2 ngữ điệu mô tả phần cứng thông dụng độc nhất hiện nay, chúng ta có thể chọn một trong các 2 ngôn từ để rất có thể học được FPGA hoặc cao hơn là ASIC. Đối với bản thân thì mình lựa chọn Verilog vì ngôn ngữ này tiếp cận khá dễ dàng và đặc trưng cú pháp vô cùng giống C, một lúc học được Verilog bạn cũng có thể học VHDL dễ dàng.

Bạn đang xem: Verilog là gì

*
-- Một điều khác giữa Verilog và C/C++ là không phần lớn Verilog thực hiền lành tuần tự mà hơn nữa thực hiện tuy vậy song. Điều này cs thể cạnh tranh hiểu, phải mình nói ngắn gọn nạm này nó cũng tương tự một nhỏ sông có khá nhiều nhánh nhỏ tuổi khi gồm một dòng nước chảy vào dòng sông thiết yếu thì và một lúc các nhánh sông nhỏ dại cũng sẽ có được nước tan hoặc những nhánh nhỏ ảnh hưởng qua lại cùng với nhau như một vòng tròn. Trong Verilog người ta xem dòng sông chính và các nhánh là module ( khối) và những nhánh là module con.
Mã:

module d_ff( D, clk, Q, W ); đầu vào D; input đầu vào clk; đầu ra reg Q; đầu ra W; always
(posedge clk) begin Q
-- Ở trên là một D-FF viết theo ngôn từ Verilog ở tầm mức hành vi (Behavior). Trong Verilog có nhiều mức không giống nhau để thiết kế mạch tích thích hợp như: Register Transfer cấp độ (RTL), mức GATE và một trong những mức khác. Ở trên đây mình sẽ giới thiệu và phía dẫn chúng ta theo mức hành vi (Behavior). Còn những mức khác các chúng ta cũng có thể tham khảo bên trên mạng để làm rõ hơn.- nấc Behavioral: nút hành vi bộc lộ một hệ thống số bởi những thuật toán (một số lệnh giống ngôn từ C như: if, case, for,while…) .Mỗi thực tuấn riêng rẽ sẽ là 1 mạch tuần tự và các lệnh được biểu diễn dưới dạng các biểu thức : out = (a^b)|c .minion_dancing-- Các ứng dụng để học tập verilog:- ISE kiến thiết Suite các bạn cũng có thể tải trên đây- Notepad++2, Ví dụ kiến thiết số bằng Verilog
-- tiếp sau đây mình sẽ trình làng sơ qua về cấu tạo lập trình bằng ngôn từ Verilog. Ở trên đây mình xây đắp cổng NOT bằng ngôn ngữ Verilog như sau:Bảng sự thật: Cổng NOT được xem là một module có một cổng vào cùng một cổng ra gồm thuật toán như sau: B = ! A .
-- bản thân sẽ phân tích và lý giải từng loại cho các bạn dễ hiểu:- module congnot (A, B);
=> module… endmodule : là trường đoản cú khóa nó y như một dòng khối chứa đựng tất cả các công tác của mình.

Xem thêm: Tìm Hiểu Về Confession Nghĩa Là Gì ? Confessions Là Gì

=> congnot : là tên module bạn cũng có thể đặt tùy ý mà lại không được viết chữ số ỏ đầu và một số ký tự đặt biệt.=> A: Cổng vào bạn liệt kê tất cả các cổng vào của bài xây cất của bạn.=> B: Cổng ra tương tự như như cổng vào.-- cầm lại cấu trúc dòng đầu tiên là ráng này
++ input đầu vào wire A
: cổng A được khai báo nguồn vào kiểu wire. WIRE hệt như một đoạn dây điện trong năng lượng điện tử, trong kỹ thuật số wire là dây dẫn kết nối những module hoặc những cổng lại với nhau. Giả dụ câu lệnh chỉ tất cả input A thì mang định máy sẽ hiểu A là hình dáng wire. Còn các kiểu dữ liệu khác mình sẽ reviews ở phần sau.hi++ đầu ra wire B: cổng B được khai báo áp sạc ra kiểu wire.++ assign B = ! A; :gán B bằng hòn đảo của A. Tại đây assign là một trong từ khóa chỉ sự gán cổng này cùng với cổng không giống trong mạch tổng hợp có cấu tạo là : assign … = ….;Chú ý cũng như C, Verilog cũng sáng tỏ chữ hoa cùng chữ thường, các từ khóa chúng ta nên viết chữ thường.Và sau mỗi câu lệnh phải tất cả dấu chấm phẩy (
*
. =DVậy là xong, trên đấy là một vài ra mắt về ngữ điệu Verilog với một ví dụ bé dại cho bài hướng dẫn sau. Mình biết tất cả vài chổ các bạn còn thắc mắc mình đã giải đáp các thắc mắc chúng ta trong phần tiếp theo sau hoặc chúng ta comt để mình trả lời luôn.minion_happy